close
Super FinSim V7.0.14 硬體描述語言模擬 英文精簡版
XCDeX,破解,序號,大補帖,便宜軟體遊戲,XYZ 是大便

Super FinSim V7.0.14 硬體描述語言模擬 英文精簡版

-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-= HoneRiSO Rip -=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-= 軟體名稱: Super FinSim V7.0.14 語系版本: 英文精簡版 光碟片數: 單片裝 保護種類: 授權檔 破解說明: 見最底下 系統支援: Windows 98/ME/NT/2000/XP/LINUX 硬體需求: http://www.ceopower.com/products/simulation 軟體類型: 硬體描述語言模擬 更新日期: 2006.04.07 軟體發行: CeoPower(N.iTROUS) 官方網站: http://www.ceopower.com/products/simulation 中文網站: 無 軟體簡介: (以官方網站為準) -=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-= Super-FinSim 模擬環境由一個附帶 OVI 的 Virology 編譯器,一個模擬構件和一 個模擬內核組成。 Verilog 編譯器用於【1】檢查設計的句法和語意的正確性,【2】依據設計要求產 生配置模擬內核所要求的原始碼和資料。【3】 選擇性的產生一個供其它應用程式 處理的中間格式表達。模擬構件用於連結構成一個模擬器所需要的所有檔案,例如 ,編譯器的輸出和模擬內核。主C連結器用於此目的。模擬內核是所有 Veilog設計 模擬公共原始碼。一旦配置完成,模擬內核就成為一個定制的 Verilog設計的模擬 器。Super-FinSim的模擬器可以執行 Super-FinSim Verilog編譯器有一個快速和強大的能進行廣泛錯誤檢查和恢復的分 析器。此外,分析器能產生標明潛在設計錯誤的警告訊息原始碼,例如,交換一個 越界的數組元素。 -=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-= 站長安裝測試環境與安裝說明: -=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-= ‧測試環境 Windows XP Service Pack 2 繁體中文專業版、P4-2.8G 中央處理器 、512Mb 記憶體、NTFS 格式 80.0Gb 硬碟。 ‧執行 Autorun.exe 安裝,安裝完成後把光碟 \授權檔 資料夾裡的 FLEXlm 資料夾 複製到硬碟 C:\ 裡裡,然後到控制台 => 系統 => 進階 => 環境變數 => 系統變數 => 按新增鈕 => 變數名稱填入 FINTRON_LICENSE_FILE => 變數值填入 C:\FLEXlm\license.dat,一樣再新增一個 變數名稱 LM_LICENSE_FILE => 變數值 填入 C:\FLEXlm\license.dat,記得按確定鈕儲存設定 -=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=
arrow
arrow
    全站熱搜
    創作者介紹
    創作者 bg6xro 的頭像
    bg6xro

    bg6xro的部落格

    bg6xro 發表在 痞客邦 留言(0) 人氣()